1.jpg

目前5nm制程节点的栅极间距为50nm，不过这是使用单侧互连的简单FinFET。三星展示的CFET方案里，栅极间距为45/48nm，比起英特尔的60nm要更小。尽管三星的CFET原型里45nm栅极间距版本性能有所下降，但研究人员认为通过对制造过程的优化可以解决这个问题。三星成功之处是能够电气隔离堆叠的n和p两种MOS器件的源和漏，关键步骤是使用一种涉及湿化学品的新型干刻蚀来替代湿法刻蚀。另外与英特尔单个晶体管使用3个纳米片不同，三星是成对晶体管使用单个纳米片。台积电与三星一样，设法将栅极间距控制在48nm，其CFET方案的特点包括一种在顶部和底部晶体管之间形成介电层的新方法，以保持间距。纳米片通常由硅和硅锗的交替层形成，台积电尝试使用硅锗专用刻蚀方法，在释放硅纳米线之前于两个晶体管之间构建隔离层。据了解，CFET技术转化为商业大规模使用大概还需要7到10年的时间，在此之前仍然有许多前期准备工作要完成。